SYSTEM FOR OPTIMIZING POWER LEAKAGE AND TIMING DELAY IN AN INTEGRATED CIRCUIT BASED ON A COST FACTOR OF REPLACING CELLS

A method of and an apparatus for optimizing timing delay and power leakage in a circuit. The apparatus determines at least one path of a plurality of paths in a network of logic elements, the at least one path including a plurality of cells, each of the cells being configured to perform a logical operation. In addition, the apparatus identifies a first cell of the plurality of cells based on a first cost factor associated with replacing the first cell with a first replacement cell that performs the same logical operation, the first cost factor being a function of a power leakage difference and a timing delay difference associated with the first cell and the first replacement cell. Furthermore, the apparatus replaces the first cell with the first replacement cell in the at least one path. L'invention concerne un procédé et un appareil destinés à optimiser un retard de temporisation et une fuite de puissance dans un circuit. L'appareil détermine au moins un trajet parmi une pluralité de trajets dans un réseau d'éléments logiques, le au moins un trajet comprenant une pluralité de cellules, chacune des cellules étant conçue pour réaliser une opération logique. De plus, l'appareil identifie une première cellule parmi la pluralité de cellules sur la base d'un premier facteur de coût associé au remplacement de la première cellule avec une première cellule de remplacement qui effectue la même opération logique, le premier facteur de coût étant fonction d'une différence de fuite de puissance et d'une différence de retard de temporisation associées à la première cellule et à la première cellule de remplacement. En outre, l'appareil remplace la première cellule par la première cellule de remplacement dans le au moins un trajet.