DESIGN STRUCTURE FOR REDUCING PRE-CHARGE VOLTAGE FOR STATIC RANDOM-ACCESS MEMORY ARRAYS

A memory cell arrangement of SRAM cell groups may be provided in which in each of the groups multiple SRAM cells are connected to an input of a local read amplifier by at least one common local bit-line. Outputs of the amplifiers are connected to a shared global bit-line. The global bit-line is connected to a pre-charge circuit, and the pre-charge circuit is adapted for pre-charging the global bit-line with a programmable pre-charge voltage before reading data. The pre-charge circuit comprises a limiter circuit which comprises a pre-charge regulator circuit connected to the global bit-line to pre-charge the global bit-line with the programmable pre-charge voltage, and an evaluation and translation circuit connected to the pre-charge regulator circuit and the global bit-line to compensate leakage current of the global bit-line without changing its voltage level. L'invention a pour objet de réaliser un agencement de cellules de mémoire de groupes de cellules de SRAM, caractérisé en ce que, dans chacun des groupes, des cellules multiples de SRAM sont reliées à une entrée d'un amplificateur local de lecture par au moins une ligne de bits locale commune. Des sorties des amplificateurs sont reliées à une ligne de bits globale partagée. La ligne de bits globale est reliée à un circuit de précharge, et le circuit de précharge est prévu pour précharger la ligne de bits globale avec une tension de précharge programmable avant de lire des données. Le circuit de précharge comporte un circuit limiteur qui comporte un circuit régulateur de précharge relié à la ligne de bits globale pour précharger la ligne de bits globale avec la tension de précharge programmable, et un circuit d'évaluation et de translation relié au circuit régulateur de précharge et à la ligne de bits globale pour compenser un courant de fuite de la ligne de bits globale sans changer son niveau de tension.