METHOD AND APPARATUS FOR PERFORMING REDUCTION OPERATIONS ON A SET OF VECTOR ELEMENTS

An apparatus and method are described for performing SIMD reduction operations. For example, one embodiment of a processor comprises: a value vector register containing a plurality of data element values to be reduced; an index vector register to store a plurality of index values indicating which values in the value vector register are associated with one another; single instruction multiple data (SIMD) reduction logic to perform reduction operations on the data element values within the value vector register by combining data element values from the value vector register which are associated with one another as indicated by the index values in the index vector register; and an accumulation vector register to store results of the reduction operations generated by the SIMD reduction logic. L'invention concerne un appareil et un procédé permettant d'effectuer des opérations de réduction SIMD. Par exemple, dans un mode de réalisation, un processeur comprend : un registre de vecteur de valeur contenant une pluralité de valeurs d'éléments de données devant être réduites ; un registre de vecteur d'index permettant de stocker une pluralité de valeurs d'indice indiquant lesquelles des valeurs dans le registre de vecteur de valeurs sont associées l'une à l'autre ; une logique de réduction (SIMD) de données multiples d'instruction unique permettant d'effectuer des opérations de réduction sur les valeurs d'élément de données dans le registre de vecteur de valeurs par combinaison de valeurs d'élément de données à partir du registre de vecteur de valeurs qui sont associées l'une à l'autre comme indiqué par les valeurs d'indice dans le registre de vecteur d'indices ; et un registre de vecteur d'accumulation permettant de stocker les résultats des opérations de réduction générées par la logique de réduction SIMD.