POWER MANAGEMENT FOR MEMORY ACCESSES IN A SYSTEM-ON-CHIP

Techniques and mechanisms to manage power states for a system-on-chip (SOC). Multiple modules of the SOC include a first module to perform a task including one or more accesses to a memory. In an embodiment, the SOC is transitioned to one of a path-to-memory-available (PMA) power state and a path-to-memory-not-available (PMNA) power state, where the transition is in response to an indication that, of the multiple modules, only the first module is to access the memory during the task. The PMA power state enables data communication between the memory and the first module and prevents data communication between the memory and any other module of the multiple modules. In another embodiment, the PMNA power state prevents data communication between the memory and any of the multiple modules, but allows a low latency transition from the PMNA power state to the PMA power state. L'invention concerne des techniques et des mécanismes permettant de gérer des états de puissance pour un système sur puce (SOC). Plusieurs modules du SOC comprennent un premier module destiné à effectuer une tâche incluant un ou plusieurs accès à une mémoire. Dans un mode de réalisation, le SOC passe à un état de puissance "chemin vers la mémoire disponible " (PMA) ou à un état de puissance "chemin vers la mémoire non disponible" (PMNA), cette transition répondant à une indication selon laquelle, parmi les modules, seul le premier accèdera à la mémoire pendant la tâche. L'état de puissance PMA permet la communication de données entre la mémoire et le premier module, et empêche la communication de données entre la mémoire et n'importe quel autre module de la pluralité de modules. Dans un autre mode de réalisation, l'état de puissance PMNA empêche la communication de données entre la mémoire et n'importe quel module de la pluralité de modules, mais permet une transition à faible temps d'attente lors du passage de l'état de puissance PMNA à l'état de puissance PMA.