CLOCK SYNCHRONIZATION

A clock synchronization circuit includes a multi-phase clock generator to generate a plurality of delayed clocks, each delayed clock having a unique delay with regard to a source clock. The clock synchronization circuit further includes a selection circuit that selects one of the delayed clocks according to a phase error to form a local clock driven into a local clock path and received at the clock synchronization circuit as a received local clock. The selection circuit determines the phase error by comparing the received local clock to a reference clock. La présente invention porte sur un circuit de synchronisation d'horloge qui comprend un générateur d'horloge multi-phase pour générer une pluralité d'horloges retardées, chaque horloge retardée ayant un retard unique par rapport à une horloge de source. Le circuit de synchronisation d'horloge comprend en outre un circuit de sélection qui sélectionne l'une des horloges retardées selon une erreur de phase pour former une horloge locale appliquée à l'entrée d'un chemin d'horloge local et reçue au niveau du circuit de synchronisation d'horloge tel que reçue en tant qu'horloge locale reçue. Le circuit de sélection détermine l'erreur de phase par comparaison de l'horloge locale reçue à une horloge de référence.