LOW LATENCY SERIAL DATA ENCODING SCHEME FOR ENHANCED BURST ERROR IMMUNITY

A high performance computing system and method communicate data packets between computing nodes on a multi-lane communications link using a modified header bit encoding. Each data packet is provided with flow control information and error detection information, then divided into per-lane payloads. Sync header bits for each payload are added to the payloads in non-adjacent locations, thereby decreasing the probability that a single correlated burst error will invert both header bits. The encoded blocks that include the payload and the interspersed header bits are then simultaneously transmitted on the multiple lanes for reception, error detection, and reassembly by a receiving computing node. La présente invention concerne un système et un procédé de calcul à haute performance qui communiquent des paquets de données entre des nœuds de calcul sur une liaison de communication à plusieurs voies à l'aide d'un codage de bit d'en-tête modifié. Chaque paquet de données est pourvu des informations de commande de flux et des informations de détection d'erreurs, puis divisé en fichiers de données utiles par voie. Des bits d'en-tête de synchronisation pour chacune des données utiles sont ajoutés aux données utiles dans des emplacements non adjacents, ce qui permet de réduire la probabilité qu'une seule erreur en rafale corrélée inverse les paires de bits d'en-tête. Les blocs codés qui comprennent les données utiles et les bits d'en-tête intercalés sont ensuite transmis simultanément sur les voies multiples destinées à la réception, la détection d'erreurs et le réassemblage par un nœud informatique de réception.