A FLIP-FLOP WITH REDUCED RETENTION VOLTAGE

A circuit (100) including a logic gate (133) responsive to a clock signal (103) and to a control signal (104). The circuit also includes a master stage (101) of a flip-flop. The circuit further includes a slave stage (102) of the flip-flop responsive to the master stage. The circuit further includes...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser: VILANGUDIPITCHAI, RAMAPRASATH, PATEL, PRAYAG BHANUBHAI, SAINT-LAURENT, MARTIN, RASOULI, SEID HADI, DATTA, ANIMESH, SHAH, JAY MADHUKAR, BAPAT, SACHIN, PARKAR, PEEYUSH KUMAR, ABU-RAHMA, MOHAMED HASSAN
Format: Patent
Sprache:eng ; fre
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Beschreibung
Zusammenfassung:A circuit (100) including a logic gate (133) responsive to a clock signal (103) and to a control signal (104). The circuit also includes a master stage (101) of a flip-flop. The circuit further includes a slave stage (102) of the flip-flop responsive to the master stage. The circuit further includes an inverter (109) responsive to the logic gate and configured to output a delayed version of the clock signal. An output of the logic gate and the delayed version of the clock signal are provided to the master stage (101) and to the slave stage (102) of the flip-flop. The master stage is responsive to the control signal to control (122out) the slave stage. L'invention porte sur un circuit comprenant une porte logique réactive à un signal d'horloge et à un signal de commande. Le circuit comprend également un étage maître d'une bascule bistable. Le circuit comprend en outre un étage esclave de la bascule bistable réactif à l'étage maître. Le circuit comprend en outre un inverseur réactif à la porte logique et configuré pour délivrer une version retardée du signal d'horloge. Une sortie de la porte logique et la version retardée du signal d'horloge sont fournies à l'étage maître et à l'étage esclave de la bascule bistable. L'étage maître est réactif au signal de commande pour commander l'étage esclave.