ON-CHIP COARSE DELAY CALIBRATION

Process, voltage and temperature corners of an on-chip device under calibration are obtained by comparing the outputs of different on-chip components such as active onchip components and passive-on chip components in response to an input. A first onchip delay line including a number of active devices, which generate an array of outputs (D[ ]) at different stages of the delay. A second on-chip delay line generates a single output (CLK). A DFF array samples the array of outputs (D[ ]) with the single output clock CLK. The different delay variations in different process and temperature corners cause different outputs from the DFF array. The different outputs from the DFF array provide information about the process and temperature corner that can be for rapid calibration of the on-chip device under calibration within one cycle of the CLK. Cette invention concerne un procédé de réglage du retard comprenant l'étape consistant à obtenir les écarts de traitement, de tension et de température d'un dispositif sur puce en cours de réglage par comparaison des sorties des différents composants sur puce tels que les composants sur puce actifs et les composants sur puce passifs, en réaction à une entrée. Un dispositif selon l'invention comprend une première ligne de retard sur puce comprenant un certain nombre de dispositifs actifs qui génèrent un ensemble d'entrées (D[ ]) à différents étages du retard et une seconde ligne de retard sur puce qui génère une seule sortie (CLK). Un réseau à bascule D échantillonne l'ensemble d'entrées (D[ ]) avec la sortie d'horloge unique (CLK). Les variations des différents retards dans les écarts de traitement et de température entraînent des sorties différentes à partir du réseau à bascule D. Les différentes sorties du réseau à bascule D fournissent des informations concernant l'écart de traitement et de température qui conviendra au réglage rapide du dispositif sur puce en cours de réglage au sein d'un cycle d'horloge.