TECHNIQUES FOR WAFER-LEVEL PROCESSING OF QFN PACKAGES

Semiconductor package device, such as wafer-level package semiconductor devices, are described that have pillars for providing electrical interconnectivity. In an implementation, the wafer-level package devices include an integrated circuit chip having at least one pillar formed over the integrated circuit chip. The pillar is configured to provide electrical interconnectivity with the integrated circuit chip. The wafer-level package device also includes an encapsulation structure configured to support the pillar. L'invention porte sur des dispositifs d'enrobage de semi-conducteurs, tels que des dispositifs à semi-conducteurs à boîtier de niveau de tranche, lesquels ont des piliers pour assurer une aptitude à l'interconnexion électrique. Dans un mode de réalisation, les dispositifs de boîtier de niveau de tranche comprennent une puce de circuits intégrés ayant au moins un pilier formé sur la puce de circuits intégrés. Le pilier est configuré de façon à produire une aptitude à l'interconnexion électrique avec la puce de circuits intégrés. Le dispositif de boîtier de niveau de tranche comprend également une structure d'encapsulation configurée de façon à supporter le pilier.