FLOORPLAN ESTIMATION

The disclosed invention gives an estimation of the placement location of the units comprising a NoC within the floorplan of a chip. From that, and with knowledge of the number of wires of links within the NoC topology, an estimation of the wire density at each point is calculated. Furthermore, an estimate is made of the locations of the critical timing paths within the chip. The timing path calculation is also used to generate 10 constraints for the synthesis of modules comprising different parts of the NoC. Further still, a scenario of traffic through the NoC is combined with the wire map and information about the width of links within the topology to generate an estimation of power consumption. La présente invention permet d'obtenir une estimation de la localisation du placement d'unités comprenant un NoC dans le plan de niveau d'une puce. A partir de cela, et en connaissant le nombre de fils de liaisons dans la topologie du NoC, une estimation de la densité de fils à chaque point est calculée. De plus, une estimation des positions des chemins temporels critiques à l'intérieur de la puce est effectuée. Le calcul de chemin temporel est également utilisé pour générer 10 contraintes pour la synthèse de modules comprenant différentes parties du NoC. Egalement en outre, un scénario de trafic à travers le NoC est combiné avec la carte de fils et des informations sur la largeur des liens à l'intérieur de la topologie pour générer une estimation de la consommation d'énergie.