PERFORMING AN ATOMIC OPERATION WITHOUT QUIESCING AN INTERCONNECT STRUCTURE

In one embodiment, the present invention includes a method for receiving a lock message for an address in a processor from a quiesce master of a system. This lock message indicates that a requester agent of the system is to enter a locking phase with respect to the address. Responsive to receipt of this message, logic of the processor can write an entry in a tracking buffer of the processor for the address and thereafter allow a transaction to be sent from the processor via an interconnect if an address of the transaction does not match any address stored in the tracking buffer. Other embodiments are described and claimed. Selon un mode de réalisation, la présente invention a trait à un procédé qui permet de recevoir, en provenance d'un maître de mise au repos d'un système, un message de verrouillage pour une adresse dans un processeur. Ce message de verrouillage indique qu'un agent demandeur du système est sur le point d'entrer dans une phase de verrouillage par rapport à l'adresse. Suite à la réception dudit message, la logique du processeur peut écrire une entrée dans une mémoire tampon de suivi du processeur pour l'adresse, puis autoriser l'envoi d'une transaction depuis le processeur par le biais d'une interconnexion si l'adresse de la transaction ne correspond à aucune adresse stockée dans la mémoire tampon de suivi. La présente invention comprend également d'autres modes de réalisation.