DATA PROCESSING APPARATUS AND METHOD FOR POWERING DOWN A CACHE

A data processing apparatus is provided comprising a processing device, and an N-way set associative cache for access by the processing device, each way comprising a plurality of cache lines for temporarily storing data for a subset of memory addresses of a memory device, and a plurality of dirty fields, each dirty field being associated with a way portion and being set when the data stored in that way portion is dirty data. Dirty way indication circuitry is configured to generate an indication of the degree of dirty data stored in each way. Further, staged way power down circuitry is responsive to at least one predetermined condition, to power down at least a subset of the ways of the N-way set associative cache in a plurality of stages, the staged way power down circuitry being configured to reference the dirty way indication circuitry in order to seek to power down ways with less dirty data before ways with more dirty data. This approach provides a particularly quick and power efficient technique for powering down the cache in a plurality of stages. La présente invention concerne un appareil de traitement de données comportant un dispositif de traitement, et un cache associatif à ensemble de N voies pour l'accès par le dispositif de traitement, chaque voie comprenant une pluralité de lignes de mémoire cache pour le stockage temporaire de données pour un sous-ensemble d'adresses de mémoire d'un dispositif de mémoire, et une pluralité de champs erronés, chaque champ erroné étant associé à une partie de voie et étant établi lorsque les données stockées dans cette partie de voie sont des données erronées. Un circuit d'indication de voies erronées est configuré pour générer une indication du degré de données erronées stockées dans chaque voie. En outre, un circuit à étages de mise hors tension de voies est sensible à au moins une condition prédéterminée, pour la mise hors tension d'au moins un sous-ensemble des voies du cache associatif à ensemble de N voies en une pluralité d'étages, le circuit à étages de mise hors tension de voies étant configuré pour référencer le circuit d'indication de voies erronées afin d'essayer de mettre hors tension des voies avec moins de données erronées avant la mise hors tension des voies avec plus de données erronées. Cette approche fournit une technique particulièrement rapide et à faible consommation d'énergie pour la mise hors tension de la mémoire cache dans une pluralité d'étages.