COMPACT AND ROBUST LEVEL SHIFTER LAYOUT DESIGN

Method and apparatus for voltage level shifters (VLS) design in bulk CMOS technology. A multi-voltage circuit or VLS that operate with different voltage levels and that provides area and power savings for multi-bit implementation of level shifter design. A two-bit VLS to shift bits from a first voltage level logic to a second voltage level logic. The VLS formed with a first N-well in a substrate. The VLS formed with a second N-well in the substrate, adjacent to a side of the first N-well. The VLS formed with a third N-well in the substrate, adjacent to a side of the first N-well and opposite the second N-well. A first one-bit VLS circuit having a portion formed on the first Nwell and a portion formed on the second N-well. A second bit VLS circuit having a portion formed on the first N-well and a portion formed on the third N-well. La présente invention a trait à un procédé et à un appareil destinés à des conceptions de déphaseurs de niveau de tension (VLS) de technologie MOS complémentaire en gros. un circuit à tensions multiples ou un déphaseur de niveau de tension qui fonctionne avec différents niveaux de tension et qui permet d'obtenir des économies d'espace et d'énergie pour une mise en oeuvre à bits multiples de conception de déphaseur de niveau. Un déphaseur de niveau de tension de deux bits permet de décaler des bits à partir d'une première logique de niveau de tension vers une seconde logique de niveau de tension. Le déphaseur de niveau de tension est constitué d'un premier puits n dans un substrat. Le déphaseur de niveau de tension est constitué d'un deuxième puits n dans le substrat, adjacent à un côté du premier puits n. Le déphaseur de niveau de tension est constitué d'un troisième puits n dans le substrat, adjacent à un côté du premier puits n et opposé au deuxième puits n. Un premier circuit de déphaseur de niveau de tension d'un bit est doté d'une portion qui est formée sur le premier puits n et d'une portion qui est formée sur le deuxième puits n. Un second circuit de déphaseur de niveau de tension d'un bit est doté d'une portion qui est formée sur le premier puits n et d'une portion qui est formée sur le troisième puits n.