MEMORY CELL SYSTEM AND METHOD

A memory cell system/method incorporating reduced transistor counts and/or improved design-for-manufacturability (DFM) is disclosed. The system/method incorporates cross-coupled feedthru (3410) / feedback (3420) amplifiers to implement memory cell state memory, wherein the feedback amplifier incorporates a multi-state output drive capability (3423) allowing the memory cell to be read/written using only one access device (3430) connected to the output (3412) of the feedthru (3410) amplifier. The multi-state output drive capability (3423) modulates the feedback amplifier (3420) drive strength to enable reading/writing of the feedthru amplifier (3410) state with greatly reduced memory cell input fan-in requirements. The invention anticipates replacement of traditional DP/8T/6T/4T memory cell structures with corresponding 6T/6T/5T/3T memory cell configurations, resulting in a 16% - 25% transistor reduction depending on memory array application context. L'invention porte sur un système/procédé pour cellule de mémoire incorporant des nombres de transistors réduits et/ou une conception favorisant la fabrication (DFM) améliorée. Le système/procédé incorpore des amplificateurs d'action directe (3410)/de rétroaction (3420) couplés les uns aux autres pour mettre en oeuvre une mémoire d'état de cellule de mémoire, l'amplificateur de rétroaction incorporant une capacité d'attaque de sortie à plusieurs états (3423) permettant à la cellule de mémoire d'être lue/écrite à l'aide d'un seul dispositif d'accès (3430) connecté à la sortie (3412) de l'amplificateur d'action directe (3410). La capacité d'attaque de sortie à plusieurs états (3423) module l'intensité d'attaque de l'amplificateur de rétroaction (3420) afin de permettre une lecture/écriture de l'état de l'amplificateur d'action directe (3410) présentant des exigences d'entrance d'entrée de cellule de mémoire fortement réduites. L'invention anticipe un remplacement des structures de cellule de mémoire DP/8T/6T/4T classiques par des configurations de cellule de mémoire 6T/6T/5T/3T correspondantes, entraînant une réduction de 16 % à 25 % du nombre de transistors selon le contexte d'application de la matrice de mémoire.