PHYSICAL MANAGER OF SYNCHRONIZATION BARRIER BETWEEN MULTIPLE PROCESSES

The present invention relates to a synchronization barrier computer device. The device comprises a memory and a processing unit, capable of processing multiprocesses on various processors and allowing parallel execution of blocks by processes, said blocks being associated groupwise in successive work intervals. The device furthermore comprises a hardware circuit with an address space utilizable towards the memory, capable of receiving a call from each process indicating the end of execution of a current block, each call comprising data. The hardware circuit is devised so as to permit the execution of blocks of a later work interval when all the blocks of the current work interval have been executed. Accessibility to the address space is effected through segments drawn from the data of each call. La présente invention se rapporte à un dispositif informatique à barrière de synchronisation. Le dispositif comprend une mémoire et une unité de traitement, capable de traitement multiprocessus sur différents processeurs et permettant une exécution en parallèle de blocs par des processus, lesdits blocs étant associés par groupe en pas de travail successifs. Le dispositif comprend en outre un circuit matériel avec un espace d'adresse exploitable vers la mémoire, capable de recevoir un appel de chaque processus indiquant la fin d'exécution d'un bloc en cours, chaque appel comprenant des données. Le circuit matériel est agencé pour autoriser l'exécution de blocs d'un pas de travail ultérieur lorsque l'ensemble des blocs du pas de travail en cours ont été exécutés. L'accessibilité à l'espace d'adresse est réalisée par segments tirés des données de chaque appel.