OPERAND ADDRESS GENERATION

A processor includes at least one execution unit that executes instructions, at least one register file, coupled to the at least one execution unit, that buffers operands for access by the at least one execution unit, and an instruction sequencing unit that fetches instructions for execution by the execution unit. The processor further includes an operand data structure and an address generation accelerator. The operand data structure specifies a first relationship between addresses of sequential accesses within a first address region and a second relationship between addresses of sequential accesses within a second address region. The address generation accelerator computes a first address of a first memory access in the first address region by reference to the first relationship and a second address of a second memory access in the second address region by reference to the second relationship. L'invention concerne un processeur comportant au moins une unité d'exécution qui exécute des instructions, au moins un fichier registre, couplé à au moins une unité d'exécution, qui exerce un effet tampon sur des opérandes pour qu'au moins une unité d'exécution y accède, et une unité de séquençage d'instructions qui recherche des instructions à exécuter par l'unité d'exécution. Le processeur comporte en outre une structure de données d'opérandes et un accélérateur de génération d'adresses. La structure de données d'opérandes spécifie une première relation entre les adresses d'accès séquentiels dans une première région d'adresses et une seconde relation entre des adresses d'accès séquentiels dans une seconde région d'adresses. L'accélérateur de génération d'adresses calcule une première adresse d'un premier accès mémoire dans la première région d'adresses par référence à la première relation et une seconde adresse d'un second accès mémoire dans la seconde région d'adresse par référence à la seconde relation.