A FREQUENCY DIVIDER

There is disclosed a frequency divider, comprising: a clock input (CLK) adapted to receive a clock signal; a reset input (RST) adapted to receive a reset signal; a division circuit (30, 40) adapted to divide the clock signal by a factor to produce an output signal; an output adapted to output the output signal and a clock disable circuit connected to the reset input and the clock input. The clock disable circuit is controlled by the reset signal to disable the clock signal to the division circuit. A setting circuit (10, 20) is connected to the reset input and the output. The setting circuit (10, 20) is controlled by the reset signal to set the output signal to a designated state. L'invention concerne un diviseur de fréquence, comprenant : une entrée d'horloge (CLK) conçue pour recevoir un signal d'horloge; une entrée de réinitialisation (RST) conçue pour recevoir un signal de réinitialisation; un circuit de division (30, 40) conçu pour diviser le signal d'horloge par un facteur pour produire un signal de sortie; une sortie conçue pour sortir le signal de sortie; et un circuit d'inhibition d'horloge relié à l'entrée de réinitialisation et à l'entrée d'horloge. Le circuit d'inhibition d'horloge est commandé par le signal de réinitialisation pour inhiber le signal d'horloge appliqué au circuit de division. Un circuit d'initialisation (10, 20) est relié à l'entrée de réinitialisation et à la sortie. Le circuit d'initialisation (10, 20) est commandé par le signal de réinitialisation pour initialiser le signal de sortie à un état désigné.