GAIN NORMALIZATION OF A TIME-TO-DIGITAL CONVERTER

The invention relates to normalisation of a TDC system (20). The TDC system (20) comprises a TDC core (21), a gain normalization circuit (22) and an adjuster (23). The TDC core (21) comprises a set of nominally identical delay elements and converts the time difference between the edges of a reference clock signal (FREF) and a controllable clock signal (CLK) into a raw TDC output code as a digital word. The adjuster (23) is configured to carry out the gain normalisation by adjusting the output code. The gain normalization circuit (22) comprises at least a processor for analyzing the occurrence probability of the output code values,and for determining the adjustment to be made by the adjuster (23) according to said occurrence probability. L'invention porte sur la normalisation d'un système convertisseur temps-numérique (TDC) (20). Le système TDC (20) comprend un coeur TDC (21), un circuit de normalisation de gain (22) et un ajusteur (23). Le coeur TDC (21) comprend un ensemble d'éléments à retard nominalement identiques et convertit la différence de temps entre les flancs d'un signal d'horloge de référence (FREF) et d'un signal d'horloge commandable (CLK) en un code de sortie TDC brut tel qu'un mot numérique. L'ajusteur (23) est configuré pour réaliser la normalisation de gain par ajustement du code de sortie. Le circuit de normalisation de gain (22) comprend au moins un processeur pour analyser la probabilité d'occurrence des valeurs de code de sortie, et pour déterminer l'ajustement devant être fait par l'ajusteur (23) selon ladite probabilité d'occurrence.