OPTIMIZING SRAM PERFORMANCE OVER EXTENDED VOLTAGE OR PROCESS RANGE USING SELF-TIMED CALIBRATION OF LOCAL CLOCK GENERATOR
A delay circuit has a fixed delay path at a lower voltage level, a level converter, and an adjustable delay path at a higher voltage level. The fixed delay path includes an inverter chain, and the adjustable delay path includes serially-connected delay elements selectively connected to the circuit o...
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Format: | Patent |
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Zusammenfassung: | A delay circuit has a fixed delay path at a lower voltage level, a level converter, and an adjustable delay path at a higher voltage level. The fixed delay path includes an inverter chain, and the adjustable delay path includes serially-connected delay elements selectively connected to the circuit output. In an application for a local clock buffer of a static, random- access memory (SRAM), the lower voltage level is that of the local clock buffer, and the higher voltage level is that of the SRAM. These voltages may vary in response to dynamic voltage scaling, requiring re-calibration of the adjustable delay path. The adjustable delay path may be calibrated by progressively increasing the read access time of the SRAM array until a contemporaneous read operation returns the correct output, or by using a replica SRAM path to simulate variations in delay with changes in voltage supply.
Selon l'invention, un circuit à retard comprend : un chemin à retard fixe à un niveau de tension inférieur; un convertisseur de niveau; et un chemin à retard réglable à un niveau de tension supérieur. Le chemin à retard fixe comprend une chaîne d'inverseurs, et le chemin à retard réglable comprend des éléments à retard en série reliés sélectivement à la sortie du circuit. Dans une application portant sur un tampon d'horloge locale d'une mémoire vive statique (SRAM), le niveau de tension inférieur est celui du tampon d'horloge locale, et le niveau de tension supérieur est celui de la SRAM. Ces tensions peuvent varier du fait d'une adaptation de tension dynamique, ce qui nécessite un réétalonnage du chemin à retard réglable. L'étalonnage du chemin à retard réglable peut être réalisé en augmentant progressivement le temps d'accès en lecture de la matrice SRAM jusqu'à ce qu'une opération en lecture simultanée renvoie la sortie correcte, ou en utilisant un chemin SRAM dupliqué pour simuler les variations du retard dues à des variations de la tension d'alimentation. |
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