STATE RETAINING POWER GATED LATCH AND METHOD THEREFOR

A circuit (10) has first latch (30), a second latch (32), a coupling circuit (39), and a power down circuit (34). The first latch (30) has an input/output coupled to a data node (27). The second latch (32) has an input/output. The coupling circuit (39) is coupled between the input/output of the second latch (32) and the data node (27). The coupling circuit (39) is enabled during a normal operation of the circuit (10) and disabled during a power down mode of the circuit (10). The power down control circuit (34) is for disabling the first latch (30) during the power down mode and for a time period after a transition from the power down mode to the normal operation. This allows the second latch (32) to set the state of the first latch (30) when transitioning from the power down mode to the normal mode. Thus normal operation can be fast, and the power down mode can have low leakage current. L'invention porte sur un circuit (10) comportant un premier verrou (30), un deuxième verrou (32), un circuit de couplage (39), et un circuit de coupure d'alimentation (34). Le premier verrou (30) présente une E/S couplée à un noeud de données (27). Le deuxième verrou (32) présente une E/S. Le circuit de couplage (39), relie l'E/S du deuxième verrou (32) au noeud de données (27). Le circuit de couplage (39) est activé pendant le fonctionnement normal du circuit (10) et désactivé pendant le mode coupure d'alimentation. Le circuit (34) désactive le premier verrou (30) en mode coupure d'alimentation et pendant une période suivant la transition du mode coupure d'alimentation au mode fonctionnement normal, ce qui permet au deuxième verrou (32) de fixer l'état du premier verrou (30) pendant la transition du mode coupure d'alimentation au mode fonctionnement normal. il en résulte un retour rapide au fonctionnement normal et un faible courant de fuite en mode coupure d'alimentation.