ANALOG-TO-DIGITAL CONVERTER TIMING CIRCUITS

An analog-to-digital converter timing circuit disclosed herein uses a clock generation circuit that makes the analog-to-digital converter insensitive to input clock duty cycle. Minimum clock jitter is added to the clock signal while propagating through the disclosed circuit. A method and system are also disclosed to clock an interleaved pipelined ADC such that the operation is insensitive to input clock duty cycle and such that the clock jitter on the sampling clock edges is minimized. La présente invention concerne un circuit de synchronisation de numériseur, lequel circuit met en oevre un générateur de signaux d'horloge rendant le numériseur insensible au cycle de service du signal d'horloge d'entrée. Une gigue de signal d'horloge minimale est ajoutée au signal d'horloge pendant sa propagation dans le circuit de l'invention. L'invention concerne également un procédé et un système permettant de synchroniser un numériseur imbriqué en pipeline de façon que son fonctionnement soit rendu insensible au cycle de service du signal d'horloge d'entrée, et de façon à ramener à un minimum la gigue de signal d'horloge sur les bords des signaux de synchronisation d'échantillonnage.