LOGIC STATE CATCHING CIRCUITS

A number of logic state catching circuits (200) are described which use a logic circuit (204) with a first input (210), a second input, (232) and an output. The logic circuit (204) is configured to respond to a change in state of a data value coupled to the first input (210) causing a representative value of the data " value to be generated on the output(212). The second input (232) receives a latched version of the data value to hold the representative value on the output after the data value has returned to its original state. A latching element (206) is configured to respond to the change in state of the data value by latching the data value and to couple the latched version of the data value to the second input (232). A reset element (208) is configured to respond to a change in state of a clock input (230)by resetting the latching element. (206) La présente invention concerne un certain nombre de circuits de captage à état logique (200) qui utilisent un circuit logique (204) à première entrée (210), à seconde entrée (232) et à sortie. Le circuit logique (204) est configuré pour répondre à un changement d'état d'une valeur de donnée couplée à une première entrée (210) causant une valeur représentative de la valeur de donnée à générer sur la sortie (212). La seconde entrée (232) reçoit une version verrouillée de la valeur de donnée pour retenir la valeur représentative à la sortie une fois que la valeur de donnée est ramenée à son état d'origine. Un élément de verrouillage (206) est configuré pour répondre au changement d'état de la valeur de donnée en la verrouillant et pour coupler la version verrouillée de la valeur de donnée à la seconde entrée (232). Un élément de réinitialisation (208) est configuré pour répondre à un changement d'état de l'entrée d'horloge (230) en réinitialisant l'élément de verrouillage. (206)