IN-DRAM CYCLE-BASED LEVELIZATION

Systems and methods are provided for in-DRAM cycle-based levelization. In a multi-rank, multi-lane memory system, an in-DRAM cycle-based levelization mechanism couples to a memory device in a rank and individually controls additive write latency and/or additive read latency for the memory device. The in-DRAM levelization mechanism ensures that a distribution of relative total write or read latencies across the lanes in the rank is substantially similar to that in another rank. L'invention propose des systèmes et des procédés pour une mise à niveau fondée sur des cycles dans DRAM. Dans un système de mémoire à rangées multiples, à lignes multiples, un mécanisme de mise à niveau fondé sur des cycles dans DRAM se couple à un dispositif de mémoire dans une rangée et commande individuellement le temps d'attente supplémentaire d'écriture et/ou le temps d'attente supplémentaire de lecture pour le dispositif de mémoire. Le mécanisme de mise à niveau dans DRAM garantit qu'une distribution des temps d'attente d'écriture ou de lecture totaux relatifs à travers les lignes dans la rangée est sensiblement similaire à celle dans une autre rangée.