DATA PROCESSING CIRCUIT

In order to more reduce the size of a data processing circuit involving FFT processing or IFFT processing, or FIR filter processing, for a shared operational circuit in which first and second input data are subjected to butterfly computation and third and fourth input data are subjected to butterfly computation to obtain first to fourth computation results, and among the first to fourth computation results the first and third computation results are further subjected to butterfly computation and the second and fourth computation results are further subjected to butterfly computation, an operation, in which among 4n (n is constant of 1 or more) data to be processed the first to fourth input data are set every 4m-1 (m is variable the initial value of which is 1) data from the top and the input data are sequentially shifted to impart only 4n-1 times, thereby to generate 4n output data from the shared operational circuit, is performed by increasing m one by one until m reaches n and the output data is used as 4n data to be processed to obtain 4n data that is subjected to FFT processing or IFFT processing of 4n points. La présente invention concerne un procédé destiné à réduire la taille d'un circuit de traitement de données impliquant le traitement FFT ou IFFT, ou le traitement de filtre FIR, pour un circuit d'opération partagé dans lequel les première et deuxième données d'entrée sont soumises au calcul papillon et les troisième et quatrièmes données d'entre sont soumises au calcul papillon pour obtenir les quatre premiers résultats de calcul. Parmi les quatre premiers résultats de calcul, les premier et troisième résultats de calcul sont ensuite soumis au calcul papillon et les deuxième et quatrième résultats de calcul sont assujettis par la suite au calcul papillon, une opération dans laquelle parmi les données 4n (n est une constante de 1 ou plus) à être traitées les quatre premières données d'entrée sont établies à chaque donnée 4 m-1 (m est une variable de la valeur initiale 1) depuis le début et les données d'entrée sont séquentiellement décalées pour transmettre seulement 4 n-1 fois, générant ainsi 4n données d'entrée depuis le circuit d'opération partagé, est réalisée en augmentant m un par un jusqu'à ce que m atteigne n. Les données de sortie sont alors utilisées comme données 4n pour être traitées en vue d'obtenir des données 4n qui soient assujetties au traitement FFT ou IFFT de points 4n.