SYSTEM AND METHOD FOR SIGN-OFF TIMING CLOSURE OF A VLSI CHIP

A method for performing timing optimization of a detailed routed netlist (100), incorporating statistical variability information, common path pessimism reduction, and capacitative coupling information, in a tightly coupled, incremental manner with minimal perturbations to the placement, routing, and asserted parasitic information. The method corrects violations (207) in a placed and routed design of a VLSI circuit chip, where the design is represented by the netlist (100) describing logical and physical characteristics (102) of the design and by a corresponding timing graph, the method including the steps of: identifying violations (301,321, 331) in the design; iteratively eliminating the violations (207) by incrementally transforming the logical and the physical characteristics (102) of the design, incorporating in the design only legal placements and routes (208); and applying incremental timing to evaluate the transformations, and updating the existing timing graphs to reflect changes consisting of the legal placements and routes. L'invention concerne un procédé pour réaliser une optimisation de temporisation d'une liste d'interconnexion routée détaillée (100), incorporant des informations de variabilité statistiques, une réduction de pessimisme de chemin commun et des informations de couplage capacitif, d'une manière incrémentielle étroitement couplée avec des perturbations minimales concernant le placement, le routage et les informations parasites affirmées. Le procédé corrige des violations (207) dans une conception placée et routée d'une puce de circuit VLSI, où la conception est représentée par la liste d'interconnexion (100) décrivant des caractéristiques logiques et physiques (102) de la conception et par un graphique de temporisation correspondant, le procédé comprenant les étapes consistant à identifier des violations (301, 321, 331) dans la conception; éliminer de manière itérative les violations (207) en transformation de manière incrémentielle les caractéristiques logiques et physiques (102) de la conception, incorporer dans la conception uniquement des placements et chemins légaux (208); et appliquer une temporisation incrémentielle pour évaluer les transformations, et mettre à jour les graphiques de temporisation existants pour refléter les changements consistant en les placements et chemins légaux.