TRANSPORT CHANNEL BUFFER ORGANIZATION IN DOWNLINK RECEIVER BIT RATE PROCESSOR

A bit rate processor in a wireless system includes a front end processor to process physical channel data and to generate encoded transport channel data, a transport channel buffer to hold the encoded transport channel data, and a back end processor to process the encoded transport channel data from the transport channel buffer and to generate decoded transport channel bits. The front end processor may include a frame buffer that receives the physical channel data, a first stage to de-map the physical channel data from the frame buffer, an intermediate frame buffer that receives the de-mapped physical channel data from the first stage, and a second stage to process the de-mapped physical channel data and to provide the encoded transport channel data. The back end processor may include a third stage, including a scaling circuit to scale the encoded transport channel data, a decoder to decode the scaled transport channel data and a CRC checker to provide the decoded transport channel bits, and an output buffer to receive the decoded transport channel bits. Selon l'invention, un processeur de débit binaire dans un système sans fil comprend un processeur frontal destiné à traiter des données de canal physique et à générer des données de canaux de transport codées, un tampon de canaux de transport destiné à contenir les données de canaux de transport codées, ainsi qu'un processeur dorsal destiné à traiter les données de canaux de transport codées du tampon de canaux de transport et à générer des bits de canaux de transport décodés. Le processeur frontal peut comprendre un tampon de trames qui reçoit les données de canaux physiques, un premier étage destiné à démapper les données de canaux physiques du tampon de trames, un tampon de trames intermédiaire qui reçoit les données de canaux physiques démappées du premier étage, ainsi qu'un deuxième étage destiné à traiter les données de canaux physiques démappées et à fournir les données de canaux de transport codées. Le processeur dorsal peut comprendre un troisième étage, comprenant un circuit d'échelle destiné à mettre à l'échelle les données de canaux de transport codées, un décodeur destiné à décoder les données de canaux de transport mises à l'échelle et un vérificateur de CRC destiné à fournir les bits de canaux de transport décodées, ainsi qu'un tampon de sortie destiné à recevoir les bits de canaux de transport décodés.