METHOD OF DETECTING DEFECTS IN AN INTEGRATED CIRCUIT

A method is provided for detecting defects in an integrated circuit, IC. First and second wafer dies are fabricated using different parameters. Comparison (40) is made between first die and the second die to obtain comparison data (45) comprising defects. Layout of the IC is analysed to generate additional information (75, 130) and defects in the comparison data (45) are prioritised using additional information. A further method is provided for detecting defects in integrated circuit, IC. First and second wafer dies are fabricated using different parameters. Comparison (40) is made between first die and second die to obtain comparison data (45) comprising a plurality of feature locations including the location of predetermined feature (400, 410, 420). Position of first or second die is aligned using location of predetermined feature (400, 410, 420). L'invention concerne un procédé de détection de défauts dans un circuit intégré (IC). Un premier et un second dé de plaquette sont fabriqués selon différents paramètres. Une comparaison (40) est effectuée entre le premier dé et le second dé afin d'obtenir des données de comparaison (45) prenant en compte des défauts. La structure du circuit intégré est analysée afin de générer des informations supplémentaires (75, 130), lesquelles sont utilisées pour traiter en priorité les défauts indiqués dans les données de comparaison (45). On décrit un autre procédé de détection de défauts dans un circuit intégré. Un premier et un second dé de plaquette sont fabriqués selon différents paramètres. Une comparaison (40) est effectuée entre le premier dé et le second dé afin d'obtenir des données de comparaison (45) prenant en compte une pluralité d'emplacements d'éléments, dont l'emplacement d'un élément prédéterminé (400, 410, 420). La position du premier et du second dé est alignée selon l'emplacement de l'élément prédéterminé (400, 410, 420).