MULTI-CORE ARCHITECTURE WITH HARDWARE MESSAGING

Disclosed herein are a system and method for designing digital circuits. In some embodiments, the digital circuits (200) include processors having dedicated messaging hardware (210) that enable processor cores (212) to minimize interrupt activity related to inter- core communications. The messaging hardware receives (604) and parses (610) any message in its entirety prior to passing the contents of the message on to the digital circuit. In other embodiments, the digital circuit functionalities are partitioned across individual cores to enable parallel execution. Each core may be provided with standardized messaging hardware that shields internal implementation details from all other cores. This modular approach accelerates development and testing, and renders parallel circuit design to more efficiently attain feasible speedups. These digital circuit cores may be homogenous or heterogeneous. La présente invention concerne un système et un procédé pour la conception de circuits numériques. Dans certains modes de réalisation, les circuits numériques (200) comportent des processeurs comprenant un matériel de messagerie spécialisé (210) permettant aux noyaux de processeurs (212) de minimiser une activité d'interruption associée à des communications entre noyaux. Le matériel de messagerie reçoit (604) et analyse (610) tout message dans son intégralité avant de passer le contenu du message sur le circuit numérique. Dans d'autres modes de réalisation, les fonctionnalités des circuits numériques sont partitionnées à travers des noyaux individuels afin de permettre une exécution parallèle. Chaque noyau peut être équipé d'un matériel de messagerie standardisé qui protège des détails de mise en oeuvre provenant d'autres noyaux. Cette approche modulaire accélère le développement et la mise à l'essai, et permet la conception de circuits parallèles d'atteindre plus efficacement des accélérations viables. Ces noyaux à circuits numériques peuvent être homogènes ou hétérogènes.