ADDRESS TRANSITION DETECTOR FOR FAST FLASH MEMORY DEVICE

An address transition detector circuit includes an input node, an output node, a bandgap reference node, and Pbias and Nbias nodes having voltages derived from the bandgap reference node. First through fifth cascaded inverters are each powered by a p-channel and n-channel MOS bias transistors having their gates coupled respectively to the Pbias node and the Nbias node. The input of the first inverter is coupled to the input node. First and second capacitors are coupled respectively to ground from the outputs of the first and fourth cascaded inverters. A NAND gate has a first input coupled to the input node, a second input coupled the output of the fifth cascaded inverter, and an output coupled to the output node. La présente invention concerne un circuit détecteur de transition d'adresse comprenant un noed d'entrée, un noed de sortie, un noed de référence de structure de bande ainsi que des noeds Pbias et Nbias ayant des tensions dérivées du noed de référence de structure de bande. Cinq inverseurs en cascade sont chacun alimentés par des transistors de polarisation MOS à canal P et à canal N ayant leurs portes reliées respectivement au noed Pbias et au noed Nbias. L'entrée du premier inverseur est reliée au noed d'entrée. Un premier et un second condensateur sont reliés respectivement à la terre à partir des sorties du premier et du quatrième inverseur en cascade. Une porte NAND comprend une première entrée reliée au noed d'entrée, une seconde entrée reliée à la sortie du cinquième inverseur en cascade, et une sortie reliée au noed de sortie.