PARALLEL INPUT/OUTPUT SELF-TEST CIRCUIT AND METHOD

A parallel data transmission test system can include a receiver section (100) having input selector circuits (104-0 to 104-N) that provide a received test data to logic adjust circuits (106-0 to 106-N) that "logically align" multiple incoming test values to remove intentionally introduced logic difference (e.g., inversion) with respect to one another. Result combining circuit (108) can logically combine output data values and provide a resulting sequence to a pattern sequence test circuit (110). L'invention concerne un système de test de transmission de données en parallèle qui peut comprendre une section récepteur (100) présentant des circuits de sélection d'entrée (104-0 à 104-N) qui fournissent des données de test reçues à des circuits d'ajustement logique (106-0 à 106-N) alignant logiquement plusieurs valeurs de test entrantes les unes par rapport aux autres afin d'éliminer un différence logique introduite intentionnellement (par exemple, une inversion). Un circuit de recombinaison de résultat (108) peut combiner logiquement des valeurs de données émises et fournir une séquence résultante à un circuit de test de séquence de motif (110).