MULTIPLE REFERENCE CLOCK SYNTHESIZER

A clock synthesizer (100) for dividing a source clock by N.R including a logic circuit, a delay line (103), a select circuit, an accumulator (113), and a clock divider circuit. The logic circuit divides N.R by 2M to get NNEW.RNEW in which NNEW is zero and RNEW is at least 0.5. The delay line receives a first clock and has multiple delay taps (0, 1, 2), where the first clock is based on the source clock. The select circuit selects the delay taps based on a tap select value and provides a delayed clock. The accumulator adds RNEW for each cycle of the delayed clock and performs a modulo function on a sum value to generate the tap select value. The clock divider circuit transitions an output clock based on selected transitions of the delayed clock, which is achieved by dividing the first clock or the delayed clock by 2M-1. La présente invention concerne un synthétiseur d'horloge (100) qui est prévu pour diviser une horloge source par N.R et qui comprend un circuit logique, une ligne de retard (103), un circuit de sélection, un accumulateur (113) et un circuit diviseur d'horloge. Le circuit logique divise N.R par 2M pour produire NNEW.RNEW dans lequel NNEW représente zéro et RNEW représente au moins 0,5. La ligne de retard reçoit une première horloge et comporte plusieurs dérivations de retard (0, 1, 2), ladite première horloge étant basée sur l'horloge source. Le circuit de sélection sélectionne les dérivations de retard sur la base de la valeur de sélection de la dérivation et produit une horloge retardée. L'accumulateur ajoute RNEW à chaque cycle de l'horloge retardée et exécute une fonction modulo sur une valeur de somme pour générer la valeur de sélection de la dérivation. Le circuit diviseur d'horloge effectue la transition d'une horloge de sortie sur la base des transitions sélectionnées de l'horloge retardée, par division de la première horloge ou de l'horloge retardée, par 2M-1.