CONTROLLING PARASITIC BIPOLAR GAIN IN A CMOS DEVICE

A CMOS device comprising an n-channel MOS transistor (102) and a p­channel MOS transistor (100), defining a pair of parasitic bipolar transitors (110a, 110b) therebetween, wherein a layer (120) of doped SiGe is provided over the source region (106a) of at least one of the MOS transistors (100, 102), between the source region (106a) and the source contact (122). The layer (120) of material acts as a sink for minority carriers (holes in an N-type device) at the source, which has the effect of increasing surface recombination velocity (because the landgap of SiGe is lower than that of the Si substrate (104)), which, in turn, lowers the current gain of the respective parasitic bipolar device. As a result, the effects and/or occurrence of latch-up, and other breakdown instabilities associated with parasitic bipolar devices, can be limited. Un dispositif CMOS comprend un transistor MOS à canal N (102) et un transistor MOS à canal P (100), intégrant entre eux une paire de transistors bipolaires parasites (110a, 110b), une couche (120) de SiGe dopé étant appliquée sur la région source (106a) d'au moins l'un des transistors MOS (100, 102), entre la région source (106a) et le contact source (122). La couche (120) de matériau agit comme un collecteur pour les porteurs minoritaires (trous dans les dispositif de type N) à la source, ce qui a pour effet d'augmenter la vitesse de recombinaison superficielle (du fait que la largeur de la bande interdite SiGe est inférieur à celle du substrat Si (104)), qui, à son tour, réduit le gain de courant actuel du dispositif bipolaire parasite. Par conséquent, l'invention permet de limiter les effets et/ou l'occurrence du déclenchement parasite, et autres instabilités de décrochage associées aux dispositifs bipolaires parasites.