EFFICIENT MODELING OF EMBEDDED MEMORIES IN BOUNDED MEMORY CHECKING

A computer-implemented method for augmenting SAT-based BMC to handle embedded memory designs without explicitly modeling memory bits. As is known, verifying designs having large embedded memories is typically handled by abstracting out (over-approximating) the memories. Such abstraction is not useful for finding real bugs. SAT-based BMC, as of now, is incapable of handling designs with explicit memory modeling due to enormously increased search space complexity. Advantageously, our method does not require analyzing the designs and also guarantees not to generate false negatives. La présente invention concerne un procédé informatique permettant de renforcer la vérification BMC à base de méthodologies SAT de façon à mettre en oeuvre des conceptions de mémoire intégrée sans modéliser explicitement des bits de mémoire. Comme on le sait, la vérification des conceptions possédant de grandes mémoires intégrée est habituellement mise en oeuvre par l'abstraction des mémoires (surapproximation). Cette abstraction n'est pas nécessaire pour trouver des virus réels. La BMC à base de SAT, comme c'est le cas dans l'état de la technique, est incapable de mettre en oeuvre des conceptions avec une modélisation de mémoire explicite du fait de la complexité d'espace de recherche qui a énormément augmenté. L'intérêt de notre procédé est qu'il ne nécessite pas d'analyser les conceptions et qu'il garantit de ne pas générer des faux résultats négatifs.