REMOTE BIST FOR HIGH SPEED TEST AND REDUNDANCY CALCULATION

Disclosed is a hybrid built-in self test (BIST ) architecture for embedded memory arrays that segments BIST functionality into remote lower-speed executable instructions and. local higher-speed executable instructions. A standalone BIST logic controller (110) operates at a lower frequency and communicates with a plurality of embedded memory arrays (111-113) using a BIST instruction. set. A block of higher-speed test logic (116) is incorporated into each embedded memory array under test and locally processes BIST instructions received from the standalone BIST logic controller (110) at a higher frequency. The higher-speed test logic includes a multiplier (118) for increasing the frequency of the BIST instructions from the lower frequency to the higher frequency. The standalone BIST logic controller (110) enables a plurality of higher-speed test logic structures in a plurality of embedded memory arrays. Cette architecture hybride d'autotest intégré (BIST) pour réseaux intégrés de mémoire segmente les fonctions de l'autotest BIST en instructions exécutables à distance à une vitesse réduite et en instructions exécutables localement à une vitesse supérieure. Un appareil logique autonome (110) de commande de l'autotest BIST opère à une fréquence inférieure et communique avec une pluralité de réseaux intégrés de mémoire (111-113) en utilisant un ensemble d'instructions d'autotest BIST. Un bloc logique (116) de contrôle à haute vitesse est incorporé à chaque réseau intégré de mémoire testé et traite localement les instructions d'autotest BIST reçues de l'appareil logique autonome (110) de commande de l'autotest BIST à une fréquence supérieure. Le bloc logique de contrôle à haute vitesse comprend un multiplicateur (118) pour augmenter la fréquence des instructions d'autotest BIST, en les faisant passer de la fréquence inférieure à la fréquence supérieure. L'appareil logique autonome (110) de commande de l'autotest BIST rend possible une pluralité de structures logiques de contrôle de haute vitesse dans une pluralité de réseaux intégrés de mémoire.