SMART CAPTURE FOR ATPG (AUTOMATIC TEST PATTERN GENERATION) AND FAULT SIMULATION OF SCAN-BASED INTEGRATED CIRCUITS

A method for generating stimuli and test responses for testing faults in a scan-based integrated circuit in a selected scan-test mode or a selected self-test mode, the scan-based integrated circuit containing a plurality of scan chains, N clock domains, and C cross-clock domain blocks, each scan chain comprising multiple scan cells coupled in series, each clock domain having one capture clock, each cross-clock domain block comprising a combinational logic network. The method comprises compiling the scan-based integrated circuit into a sequential circuit model; specifying input constraints on the scan-based integrated circuit during a shift and capture operation; specifying a clock grouping to map the N clock domains into G clock domain groups, where N>G>1; transforming the sequential circuit model into an equivalent combinational circuit model according to the input constraints and the clock grouping; and generating the stimuli and test responses on the equivalent combinational circuit model according to the input constraints. L'invention concerne un procédé pour produire des stimuli et des réponses au test permettant de tester les défaillances dans un circuit intégré à balayage dans un mode de test à balayage ou un mode de test automatique, ledit circuit intégré à balayage contenant une pluralité de chaînes de balayage, de domaines à n horloges, et des blocs entre des domaines d'horloges, chaque chaîne à balayage comprenant de nombreuses cellules de balayage couplées en série, chaque domaine d'horloge présentant une horloge de capture, chaque bloc entre des domaines d'horloge comprenant un réseau de logique combinatoire. Ledit procédé comprend les étapes suivantes : compilation d'un circuit intégré à balayage en un modèle de circuit séquentiel ; spécification des contraintes d'entrées sur le circuit intégré à balayage lors d'une opération de décalage et de capture ; spécification d'un groupe d'horloge pour faire correspondre les domaines à n horloges à un groupes de domaines d'horloges G, N>G>1 ; transformation du modèle de circuit séquentiel en un modèle de circuit combinatoire équivalent selon les contraintes d'entrée et le groupe d'horloges ; et production des stimuli et des réponses au test sur le modèle du circuit combinatoire équivalent selon les contraintes d'entrée.