REDUCING CPU AND BUS POWER WHEN RUNNING IN POWER-SAVE MODES

A processing system includes a bus and a processor whose core is constrained to have one or more core clock signal frequencies no lower than a predetermined multiple of the lowest of one or more bus clock signal frequencies. In a power-save mode, the processor is able to generate one or more core clock signals at frequencies such that the lowest core clock signal frequency is lower than the predetermined multiple of the lowest of the one or more bus clock signal frequencies in performance mode. The processor is able to achieve this by generating the one or more bus clock signals so that the lowest of the bus clock signal frequencies in power-save mode is lower than the lowest of the bus clock signal frequencies in performance mode. L'invention concerne un système de traitement comportant un bus et un processeur dont le noyau est contraint de présenter une ou plusieurs fréquences de signal d'horloge supérieures à un multiple prédéterminé de la plus petite fréquence parmi une ou plusieurs fréquences de signal d'horloge de bus. En mode d'économie d'énergie, le processeur est capable de produire un ou plusieurs signaux d'horloge de noyau à des fréquences telles que la plus petite fréquence de signal d'horloge de noyau est inférieure au multiple prédéterminé de la plus petite fréquence parmi une ou plusieurs fréquences de signal d'horloge de bus en mode de performance. Le processeur est capable de réaliser cela par production du ou des signaux d'horloge de bus de telle manière que la plus petite fréquence de signal d'horloge de bus en mode d'économie d'énergie est inférieure à la plus petite fréquence de signal d'horloge de bus en mode de performance d'énergie.