MULTIPLEXER CELL AND MULTIPLEXER CIRCUIT ARRANGEMENT AND ENCODING DEVICE FOR USE IN A MULTIPLEXER CIRCUIT ARRANGEMENT OF THIS TYPE

Es wird eine Multiplexerzelle (1) zum Umwandeln eines Eingangssignals (D0, D1) mit einer Dateneingangsrate (fD) in ein Ausgangssignal (E) mit einer Datenausgangsrate (fE), die insbesondere doppelt so gross wie die Dateneingangsrate ist, vorgeschlagen. Hierzu weist die erfindungsgemässe Multiplexerzelle (1) einen Takteingangsanschluss (6) zum Zuführen eines Taktsignals (C0), dessen Frequenz gleich der Dateneingangsrate (fD) ist; einen ersten und einen zweiten Dateneingangsanschluss (2, 4) zum Zuführen eines ersten bzw. zweiten Eingangssignals (D0, D1) mit der Dateneingangsrate (fD); einen Datenausgangsanschluss (8) zum Ausgeben des Ausgangssignals (E) mit der Datenausgangsrate (fE); eine erste und eine zweite Master-Slave-Registerschaltung (22, 24), deren Eingänge mit dem ersten bzw. zweiten Dateneingangsanschluss (2, 4) und deren Takteingänge mit dem Takteingangsanschluss (6) verbunden sind, zum flankengesteuerten Ausgeben des ersten bzw. zweiten Eingangssignals (D0, D1); einer Verzögerungsschaltung (18), deren Eingang mit dem Ausgang der zweiten Master-Slave-Registerschaltung (24) und deren Takteingang mit dem Takteingangsanschluss (6) verbunden ist, zum verzögerten Ausgeben des zweiten Eingangssignals (D1), wobei die Verzögerung eine halbe Taktperiode des Taktsignals (C0) beträgt; und eine XOR-Gatterschaltung (20), deren erster Eingang mit dem Ausgang der ersten Master-Slave-Registerschaltung (22), deren zweiter Eingang mit dem Ausgang der Verzögerungsschaltung (18) und deren Ausgang mit dem Datenausgangsanschluss (8) verbunden ist, auf. The invention relates to a multiplexer cell (1) for converting an input signal (D0, D1) with a data input rate (fD) into an output signal (E) with a data output rate (fE) that, in particular, is twice that of the data input rate. To this end, the inventive multiplexer cell (1) comprises: a clock input connection (6) for supplying a clock signal (C0) whose frequency is equal to that of the data input rate (fD); a first and second data input connection (2, 4) for supplying a first or second input signal (D0, D1) with data input rate (fD); a data output connection (8) for outputting the output signal (E) with data output rate (fE); a first and second master-slave register circuit (22, 24), whose inputs are connected to the first or second data input connection (2, 4) and whose clock inputs are connected to the clock input connection (6), for effecting the edge-triggered output of the first or second input signal (D0, D1); a