PHASE AND GENERATOR BASED SOC DESIGN AND/OR VERIFICATION

An EDA tool suite is equipped with the ability to responsively invoke a chain of one or more generators corresponding to one or more phases of a design/verification process to process to process design information of IP blocks forming a SOC design to transform the design information, as a result of each invocation, from one state to another state. In one embodiment , the phases may be one or more of a design generation phase, a simulation hardware logic generation phase, an embedded/diagnostic software generation phase, and a verification environment configuration script generation phase. L'invention concerne une suite d'outils d'automatisation de conception de circuits électroniques (EDA) présentant la capacité d'appeler en réponse une chaîne d'au moins un générateur correspondant à au moins une phase d'un processus de conception/vérification, pour traiter les informations de conception de blocs IP formant une conception de systèmes sur puce, de sorte à transformer les informations de conception, résultant de chaque appel, d'un état en un autre état. Dans un mode de réalisation, ces phases peuvent constituer au moins une phase de création de conception, une phase de création de logique de matériel de simulation, une phase de création de logiciel intégré/diagnostique et une phase de création de script de configuration d'environnement de vérification.