INTEGRATED CIRCUIT CONTAINING SRAM MEMORY AND METHOD OF TESTING SAME
An integrated circuit contains a static memory cell (10) with a pair of cross-coupled inverters (100, 102). The outputs of the inverters are coupled to bitlines (12a, 12b) the main current channels of access transistors (104, 106). The integrated circuit operates in a normal mode and in a test mode....
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Format: | Patent |
Sprache: | eng ; fre |
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Zusammenfassung: | An integrated circuit contains a static memory cell (10) with a pair of cross-coupled inverters (100, 102). The outputs of the inverters are coupled to bitlines (12a, 12b) the main current channels of access transistors (104, 106). The integrated circuit operates in a normal mode and in a test mode. In the test mode the conductivity of the access transistors is made relatively higher in proportion to the drive strength of the memory cell while substantially equal voltages are applied to the bitlines (for example by applying a voltage to the wordline that makes the access transistors more conductive than during access in the normal mode). An error is detected when this causes the state of the cell to flip.
L'invention concerne un circuit intégré comprenant une cellule de mémoire (10) statique avec deux onduleurs interconnectés (100, 102). Les sorties de ces onduleurs sont couplées à des lignes de bits (12a, 12b) par l'intermédiaire des canaux de courant principaux des transistors d'accès (104, 106). Ce circuit intégré fonctionne en mode normal et en mode test. En mode test, la conductivité des transistors d'accès est relativement élevée proportionnellement à la puissance d'attaque de la cellule de mémoire, alors que des tensions sensiblement égales sont appliquées aux lignes de bits (par exemple, en appliquant une tension à la ligne de mots, ce qui rend les transistors d'accès plus conducteurs que lors de l'accès en mode normal). Une erreur est détectée lorsque ceci fait basculer la cellule. |
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