PAGE MODE ERASE IN A FLASH MEMORY ARRAY

In a sector in a flash memory array PAGE ERASE and MULTIPLE PAGE ERASE modes of operation are provided. The PAGE ERASE and MULTIPLE PAGE ERASE modes of operation, a preferred tunneling potential of approximately -10 Volts is applied to the gates of the fash memory cells on the row or rows being selected for erasure, and the bitlines connected to the drains of the flash memory cells are driven to a preferred voltage of approximately 6.5 Volts. To reduce the unintended erasure of memory cells in rows other than the selected row or rows, a preferred bias voltage of approximately 1 to 2 Volts is applied to the gates of all the flash memory cells in the rows other than the selected row or rows. Dans un secteur d'une matrice de mémoires on utilise les modes de fonctionnement EFFACEMENT D'UNE PAGE et EFFACEMENT DE PLUSIEURS PAGES. Dans ces modes on applique une tension de tunnélisation d'environ 10 V aux portes des cellules mémoires flash de la ou des rangées à effacer, tandis que les lignes de bits reliées aux drains des mémoires sont portées à une tension de préférence de 6,5V. Pour réduire les effacements non intentionnels de rangées de cellules mémoires autres que la ou les rangées sélectionnées, on applique une tension de polarisation, de préférence de 1 à 2 V, aux ports de toutes cellules mémoires autres que celles de la ou des rangées sélectionnées.