DIGITAL LOGIC CORRECTION CIRCUIT FOR A PIPELINE ANALOG TO DIGITAL (A/D) CONVERTER

A digital logic correction (DLC) circuit (68) for a pipeline analog to digital (A/D) converter (60). The A/D converter (60) having a plurality of stages, each stage producing at least a pair of digital output bits from which a digital representation of an analog input signal can be obtained. The DLC circuit (68) has an adder (176), the adder (176) having a plurality of inputs and an output. The DLC circuit (68) has a plurality of digital delay sets, each digital delay set comprising at least one digital delay (170), an input (172) of the digital delay set receiving a corresponding digital output bit and an output (174) of the delay set providing a delayed digital output bit to a respective adder input. The DLC circuit (68) has a clock generator (70), the clock generator (70) providing clock signals to the DLC circuit (68) to synchronize the arrival of the output of each digital delay set at the adder inputs during a data-valid-period. A primary clock signal is applied to the digital delay sets for every other stage. A secondary clock signal is applied to the remaining digital delay sets. The timing of the primary and secondary clock signals being effective to delay the digital output bits of each stage via the respective digital delay sets to cause the digital output bits to arrive at the adder inputs during the data-valid-period so that the adder (176) produces the digital representation of the analog input signal at the adder output. L'invention concerne un circuit de correction (68) logique numérique (DLC) destiné à un convertisseur pipeline (60) analogique numérique (A/N). Ledit convertisseur A/N (60) possède une pluralité d'étages, chaque étage produisant au moins une paire de bits numériques de sortie à partir desquels il est possible d'obtenir une représentation numérique d'un signal analogique de sortie. Le circuit DLC (68) comprend un additionneur analogique (176), ledit additionneur (176) étant doté d'une pluralité d'entrées et d'une sortie. Le circuit DLC (68) comprend également une pluralité d'ensembles numériques de temporisation, chaque ensemble numérique de temporisation comprenant au moins une temporisation numérique (170), une entrée (172) d'ensemble de temporisation numérique recevant un bit numérique de sortie correspondant, et une sortie (174) d'ensemble de temporisation numérique fournissant un bit numérique de sortie temporisé à une entrée d'additionneur respective. Le circuit DLC (68) comprend un générateur d'horloge (70), le générat