A MEMORY EXPANSION MODULE INCLUDING MULTIPLE MEMORY BANKS AND A BANK CONTROL CIRCUIT

A memory expansion module including multiple memory banks and a bank control circuit is disclosed. In one embodiment, a memory module includes a printed circuit board with a connector edge adapted for insertion in an expansion socket of a computer system. Mounted upon the circuit board is a plurality of memory chips, typically Dynamic Random Access Memory (DRAM) chips, which make up an upper bank and a lower bank of memory. A buffer circuit is mounted upon the printed circuit board, for the purpose of driving address signals, Column Address Strobe (CAS) signals, and write enable signals to each of the memory chips. Also mounted upon the printed circuit board is a bank control circuit, which is coupled to the memory chips. An address signal is used as a bank selection input to the bank control circuit, which will drive Row Address Strobe (RAS) signals to the memory chips of the selected memory bank. The bank control circuit is further configured to drive RAS signals to both banks simultaneously during CBR (CAS before RAS) refresh operations, which occur when a CAS signal is asserted before a RAS signal. L'invention concerne un module d'expansion de mémoire comprenant de multiples blocs de mémoire et un circuit de commande des blocs. Dans un mode de réalisation, un module de mémoire comprend une carte à circuit imprimé dotée d'un bord de connexion conçu pour s'introduire dans un support d'expansion d'un système informatique. Plusieurs puces mémoires sont montées sur la carte de circuit imprimé, généralement des puces DRAM (mémoire vive dynamique), qui constituent un bloc de mémoire supérieur et un bloc de mémoire inférieur. Un circuit tampon est monté sur la carte de circuit imprimé pour entraîner des signaux d'adresse, des signaux d'échantillonnage d'adresse de colonne (CAS), et des signaux d'autorisation d'écriture vers chaque puce mémoire. Un signal d'adresse est utilisé comme entrée de sélection de banc dans le circuit de commande de blocs, signal qui entraînera les signaux d'échantillonnage d'une adresse ligne (RAS) aux puces mémoire du bloc mémoire sélectionné. Le circuit de commande des blocs est également conçu pour entraîner les signaux RAS aux deux blocs simultanément durant des opérations de régénération CBR (CAS avant RAS), qui surviennent lorsqu'un signal CAS est excité avant un signal RAS.