PACKET NETWORK FOR MULTIPROCESSOR SYSTEMS AND METHOD OF SWITCHING USING SUCH NETWORK

FIELD: computer engineering.SUBSTANCE: invention relates to computer engineering. Technical result is achieved due to that each packet network node 1 comprises at least one channel layer switch 3 and bus controller 2 comprising multiplexer unit 5, local memory 6 and cache memory instructions 7, a mo...

Ausführliche Beschreibung

Gespeichert in:
Bibliographische Detailangaben
Hauptverfasser: Sizov Anatolij Dmitrievich, Monakhov Aleksandr Mikhajlovich, Elizarov Sergej Georgievich
Format: Patent
Sprache:eng ; rus
Schlagworte:
Online-Zugang:Volltext bestellen
Tags: Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
Beschreibung
Zusammenfassung:FIELD: computer engineering.SUBSTANCE: invention relates to computer engineering. Technical result is achieved due to that each packet network node 1 comprises at least one channel layer switch 3 and bus controller 2 comprising multiplexer unit 5, local memory 6 and cache memory instructions 7, a module for generating packets of channel level 8, consisting of generator 9 and a unit of multiplexers 10, a module for receiving packets of channel level 11, consisting of receiver 12, a unit of multiplexers 13 and a group of buffer memory 14,...,14FIFO, a module for transmitting protocol level 15 requests and memory for storing local addresses 16, wherein when transmitting data between network nodes, a "wormhole" type transmission principle and static distributed routing are used.EFFECT: reduced delay when transmitting data between cores and reduced hardware resources, as well as broader functional capabilities in terms of implementing direct access to memory of any subscriber.2 cl, 3 dwg, 1 tbl Изобретение относится к области вычислительной техники. Техническим результатом является уменьшение задержки при передаче данных между ядрами и сокращение аппаратных ресурсов, а также расширение функциональных возможностей в части реализации прямого доступа в память любого абонента. Он достигается за счет того, что каждый узел 1 пакетной сети содержит не менее одного коммутатора канального уровня 3 и контроллер шины 2, содержащий блок мультиплексоров 5, локальную память 6 и память кэш инструкций 7, модуль генерации пакетов канального уровня 8, состоящий из генератора 9 и блока мультиплексоров 10, модуль приема пакетов канального уровня 11, состоящий из приемника 12, блока мультиплексоров 13 и группы буферной памяти 14,...14FIFO, модуль передачи запросов протокольного уровня 15 и память для хранения локальных адресов 16, причем при передаче данных между узлами сети используется принцип передачи типа «червь» («wormhole») и статическая распределенная маршрутизация. 2 н.п. ф-лы, 3 ил., 1 табл.