METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE
반도체 소자의 제조 방법으로, 제1 영역의 기판 상에 실리콘 게르마늄을 포함하는 채널막 패턴을 형성한다. 상기 채널막 패턴 및 제2 영역의 기판 상에 계면 절연막, 예비 유전막 및 문턱 전압 조절막을 형성한다. 상기 문턱 전압 조절막 상에 제1 전극막을 형성한다. 상기 제1 영역 상의 제1 전극막 및 문턱 전압 조절막을 제거한다. 상기 제1 영역 상의 예비 유전막 및 계면 절연막 내에 불소를 이온주입 시켜, 상기 제1 영역 상의 채널막 패턴 상에 불소를 포함하는 제1 유전막 및 제1 계면 절연막을 형성하고, 상기 제2 영역의 기판...
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Format: | Patent |
Sprache: | eng ; kor |
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Zusammenfassung: | 반도체 소자의 제조 방법으로, 제1 영역의 기판 상에 실리콘 게르마늄을 포함하는 채널막 패턴을 형성한다. 상기 채널막 패턴 및 제2 영역의 기판 상에 계면 절연막, 예비 유전막 및 문턱 전압 조절막을 형성한다. 상기 문턱 전압 조절막 상에 제1 전극막을 형성한다. 상기 제1 영역 상의 제1 전극막 및 문턱 전압 조절막을 제거한다. 상기 제1 영역 상의 예비 유전막 및 계면 절연막 내에 불소를 이온주입 시켜, 상기 제1 영역 상의 채널막 패턴 상에 불소를 포함하는 제1 유전막 및 제1 계면 절연막을 형성하고, 상기 제2 영역의 기판 상에 불소를 포함하지 않는 제2 유전막 및 제2 계면 절연막을 형성한다. 상기 제2 영역 상의 상기 제1 전극막을 제거한다. 상기 제1 영역의 제1 유전막 및 상기 제2 영역의 문턱 전압 조절막 상에 게이트 전극막을 형성한다. 상기 제1 및 제2 영역 상의 상기 게이트 전극막, 문턱 전압 조절막, 제1 유전막, 제2 유전막, 제1 계면 절연막 및 제2 계면 절연막을 순차적으로 패터닝하여, 상기 제1 영역의 채널막 패턴 상에 제1 게이트 구조물을 형성하고, 상기 제2 영역의 기판 상에 제2 게이트 구조물을 형성한다. |
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