SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD OF THE SAME

본 개시는 반도체 소자 및 그의 제조 방법에 관한 것으로, 일 실시예에 따른 반도체 소자는 기판, 상기 기판 위에 적층되는 복수의 반도체 패턴, 상기 복수의 반도체 패턴 각각의 제1 방향에 따른 일측면에 접하고 상기 기판의 상부면에 수직한 방향으로 연장되는 비트 라인, 상기 복수의 반도체 패턴 각각의 양측에 위치하며 각각 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 게이트 전극, 상기 복수의 반도체 패턴 각각의 상기 제1 방향에 따른 타측면에 접하는 복수의 커패시터, 및 상기 기판과 상기 비트 라인의 하부면 사이에 위치...

Ausführliche Beschreibung

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Bibliographische Detailangaben
Hauptverfasser:	CHOI YONGSOON, KIM MISO, LEE AHHYUN
Format:	Patent
Sprache:	eng ; kor
Schlagworte:	BASIC ELECTRIC ELEMENTS ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR ELECTRICITY SEMICONDUCTOR DEVICES
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Beschreibung
Zusammenfassung:	본 개시는 반도체 소자 및 그의 제조 방법에 관한 것으로, 일 실시예에 따른 반도체 소자는 기판, 상기 기판 위에 적층되는 복수의 반도체 패턴, 상기 복수의 반도체 패턴 각각의 제1 방향에 따른 일측면에 접하고 상기 기판의 상부면에 수직한 방향으로 연장되는 비트 라인, 상기 복수의 반도체 패턴 각각의 양측에 위치하며 각각 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수의 게이트 전극, 상기 복수의 반도체 패턴 각각의 상기 제1 방향에 따른 타측면에 접하는 복수의 커패시터, 및 상기 기판과 상기 비트 라인의 하부면 사이에 위치하는 절연 패턴을 포함하고, 상기 절연 패턴은, 상기 기판의 상부면으로부터 상기 기판의 내부로 함몰된 리세스 내에 위치하는 제1 절연 패턴, 상기 제1 절연 패턴의 양측에 위치하는 제2 절연 패턴, 및 상기 제1 절연 패턴과 상기 제2 절연 패턴 사이에 위치하는 절연 라이너를 포함한다.