SEMICONDUCTOR DEVICE AND METHOD MANUFACTURING THE SAME

본 발명의 실시예에 따른 반도체 장치는, 제1 영역 및 제2 영역을 갖는 기판; 상기 기판의 상기 제1 영역 상에서 제1 방향으로 연장되는 활성 영역; 상기 기판의 상기 제1 영역 및 상기 제2 영역 상에 배치되며, 상기 제1 영역에서 상기 활성 영역을 정의하는 소자 분리층; 상기 활성 영역 상에 배치되며 상기 제1 방향과 교차하는 제2 방향으로 연장되는 게이트 구조물; 상기 게이트 구조물 양측에서 상기 활성 영역 상에 배치되는 소스/드레인 영역; 상기 소자 분리층 상에 배치되며, 상기 제1 영역에서 상기 게이트 구조물 및 상기 소스/드레인 영역을 덮는 하부 층간 절연층; 상기 하부 층간 절연층을 관통하여 상기 소스/드레인 영역에 연결되는 콘택 구조물; 상기 하부 층간 절연층 및 상기 콘택 구조물을 덮는 제1 상부 층간 절연층; 상기 제1 상부 층간 절연층에 배치되며, 상기 콘택 구조물과 연결되는 비아 구조물; 상기 제1 상부 층간 절연층 상에서 상기 제1 방향으로 연장되고, 상기 비아 구조물과 전기적으로 연결되는 복수의 금속 배선들; 상기 복수의 금속 배선들의 하면과 접촉하고, 상기 복수의 금속 배선들의 상기 하면과 상기 비아 구조물의 상면 사이에 배치되는 제1 스토퍼 층; 상기 제2 영역에서, 상기 비아 구조물과 실질적으로 동일한 레벨에 위치하는 키 패턴들; 상기 키 패턴들을 덮으며, 상기 제1 상부 층간 절연층 및 상기 키 패턴들을 따라 굴곡진 구조를 갖는 더미 배선층; 및 상기 제1 상부 층간 절연층 상에 배치되며, 상기 복수의 금속 배선들의 측면, 및 상기 더미 배선층을 덮는 제2 상부 층간 절연층을 포함할 수 있다. A semiconductor device according to some example embodiments may include: a substrate having a first region and a second region; a lower interlayer insulating layer on the first region and the second region of the substrate; an upper interlayer insulating layer on the lower interlayer insulating layer; a via structure penetrating through the upper interlayer insulating layer in the first region; a plurality of metal wirings extending in a first direction on the via structure and electrically connected to the via structure; trenches on a same level as that of the via structure and in the upper interlayer insulating layer, in the second region; and a dummy wiring layer having a curved structure along upper surfaces of the trenches, the upper interlayer insulating layer, and the lower interlayer insulating layer.