SEMICONDUCTOR DEVICE

본 발명의 개념에 따른 반도체 메모리 소자는 셀 중심 영역 및 상기 셀 중심 영역을 둘러싸는 셀 가장자리 영역을 포함하는 메모리 셀 영역을 포함하는 기판, 상기 셀 중심 영역 상의 제1 비트라인, 상기 제1 비트라인 상의 제1 랜딩 패드, 상기 제1 비트라인과 상기 제1 랜딩 패드 사이의 제1 비트라인 캐핑 패턴, 상기 셀 가장자리 영역 상의 제2 비트라인, 상기 제2 비트라인 상의 제2 랜딩 패드, 및 상기 제2 비트라인과 상기 제2 랜딩 패드 사이의 제2 비트라인 캐핑 패턴을 포함한다. 상기 제1 비트라인 캐핑 패턴 및 상기 제1 랜딩 패드는 수직으로 중첩한다. 상기 제2 비트라인 캐핑 패턴 및 상기 제2 랜딩 패드는 수직으로 중첩한다. 상기 제1 비트라인 캐핑 패턴의 상면으로부터 상기 제1 랜딩 패드의 상면까지의 제1 거리는 상기 제2 비트라인 캐핑 패턴의 상면으로부터 상기 제2 랜딩 패드의 상면까지의 제2 거리보다 크다. A semiconductor memory device includes a substrate including a memory cell region, a first bit line on a center region of the memory cell region, a first landing pad on the first bit line, a first bit line capping pattern between the first bit line and first landing pad, a second bit line on an edge region of the memory cell region, a second landing pad on the second bit line, and a second bit line capping pattern between the second bit line and the second landing pad. The first and second bit line capping patterns vertically overlap the first and second landing pads, respectively. A distance from the top of the first bit line capping pattern from the top of the first landing pad is greater than a distance from the top of the second bit line capping pattern to from the top of the second landing pad.