SEMICONDUCTOR MEMORY DEVICE

본 발명의 따른 반도체 메모리 장치 비트 라인; 상기 비트 라인 상에서 서로 이격되는 제1 및 제2 워드 라인; 상기 제1 및 제2 워드 라인 사이의 백 게이트 전극; 상기 제1 워드 라인 및 상기 백 게이트 전극 사이에 배치되고, 서로 이격되는 제1 활성 패턴들; 상기 제2 워드 라인 및 상기 백 게이트 전극 사이에 배치되고, 서로 이격되는 제2 활성 패턴들; 상기 제1 활성 패턴들 및 상기 제2 활성 패턴들에 각각 접속되는 콘택 패턴들; 상기 백 게이트 전극 및 상기 비트 라인 사이에 배치되는 백 게이트 하부 절연 패턴; 및 상기 백 게이트 전극 상에 배치되는 백 게이트 상부 절연 패턴을 포함하되, 상기 백 게이트 상부 절연 패턴은 상기 백 게이트 하부 절연 패턴보다 유전율이 낮은 물질을 포함할 수 있다. A semiconductor memory device includes a bit line, first and second word lines spaced apart from each other on the bit line, a back gate electrode between the first and second word lines, a first active pattern between the first word line and the back gate electrode, a second active pattern between the second word line and the back gate electrode, contact patterns connected to the first and second active patterns, respectively, and a first gate insulating pattern between the first active pattern and the first word line and between the second active pattern and the second word line. A top surface of the first gate insulating pattern is located at substantially a same height as top surfaces of the first and second word lines. The first gate insulating pattern includes a high-k dielectric material.