TRANSISTOR CONTACTS AND METHODS OF FORMING THEREOF

디바이스는 제1 게이트 전극을 포함하는 제1 트랜지스터 층 및 제1 트랜지스터 층과 적층되는 제2 게이트 전극을 포함하는 제2 트랜지스터 층을 포함한다. 제1 트랜지스터 층과 제2 트랜지스터 층 사이에 전도성 라인을 포함하는 금속간 구조물이 배치된다. 제1 게이트 전극의 상부 표면으로부터 전도성 라인(48G)으로 제1 게이트 전극의 측벽을 따라 제1 게이트 콘택이 연장된다. 제2 게이트 전극의 상부 표면으로부터 전도성 라인으로 제2 게이트 전극의 측벽을 따라 제2 게이트 콘택이 연장된다. 제1 게이트 전극은 제1 게이트 콘택, 제2 게이트 콘택 및 전도성 라인에 의해 제2 게이트 전극에 전기적으로 연결된다. A device includes a first transistor layer comprising a first gate electrode and a second transistor layer comprising a second gate electrode that is stacked with the first transistor layer. n intermetal structure comprising a conductive line is disposed between the first transistor layer and the second transistor layer. A first gate contact extends along a sidewall of the first gate electrode from a top surface of the first gate electrode to the conductive line 48G. A second gate contact extends along a sidewall of the second gate electrode from a top surface of the second gate electrode to the conductive line. The first gate electrode is electrically connected to the second gate electrode by the first gate contact, the second gate contact, and the conductive line.