MEMORY DEVICE INCLUDING STRING SELECTION TRANSISTORS HAVING DIFFERENT THRESHOLD VOLTAGES AND OPERATING METHOD THEREOF

본 개시의 기술적 사상에 따른 메모리 장치는, 복수의 메모리 블록들을 포함하는 메모리 셀 어레이, 메모리 블록들 중 소거 동작이 수행될 대상 블록에 제공될 소거 전압 및 로우 라인 전압들을 생성하는 전압 발생기 및 메모리 셀 어레이 및 전압 발생기를 제어하는 제어 로직 회로를 포함하고, 소거 동작 시, 대상 블록에 연결된 복수의 스트링 선택 라인들에 프리차지 전압이 인가된 후 복수의 스트링 선택 라인들과 연결된 비트 라인들에 소거 전압이 제공되고, 복수의 스트링 선택 라인들 중, 대상 블록에 연결된 복수의 워드라인들의 종단부와 제1 거리를 갖는 제1 스트링 선택 라인과 연결된 제1 트랜지스터의 제1 문턱 전압은, 복수의 스트링 선택 라인들 중 복수의 워드라인들의 종단부와 제1 거리보다 긴 제2 거리를 갖는 제2 스트링 선택 라인과 연결된 제2 트랜지스터의 제2 문턱 전압보다 크다. A memory device including: a memory cell array including a plurality of memory blocks; a voltage generator configured to generate an erase voltage and row line voltages to be provided to a target block of the plurality of memory blocks on which an erase operation is to be performed; and a control logic circuit configured to control the memory cell array and the voltage generator, wherein, during the erase operation, after a precharge voltage is applied to a plurality of string select lines connected to the target block, the control logic circuit is further configured to provide the erase voltage to a plurality of bit lines connected to the plurality of string select lines, wherein the plurality of string select lines includes a first string select line and a second string select line, wherein a first distance between the first string select line and ends of a plurality of word lines connected to the target block is less than a second distance between the second string select line and the ends of the plurality of word lines, and wherein a first threshold voltage of a first transistor connected to the first string select line is higher than a second threshold voltage of a second transistor connected to the second string select line.